Tuve algunos problemas con el debouncing en un botón, así que busqué en Google para encontrar una solución para mi problema de debouncing.
Encontré este código:
enlace
Lo que parece hacer el truco, pero me cuesta mucho entender el cód...
Estoy usando Xilinx ISE 13.1 x64 WebPack para una asignación universitaria y estoy implementando un BCT por el bien de ella. Es un ternario codificado en binario. Como un BCD, pero con solo tres dígitos (0, 1 y 2), para disminuir la cantidad de...
Mi circuito tiene una cuadrícula de 32 x 8 D flip flops. cada fila debe producir un vector de 32 bits que contenga los valores Q de los D-ff's, que luego se envían a un MUX 8x1. El siguiente código es cuando intento generar correctamente las cha...
Tengo un reloj del sistema de 100Mhz y me gustaría tener una señal de habilitación de 200Hz para habilitar la máquina de estados. Necesito un divisor de reloj para este proceso y pensé en esto:
clkdiv : process (clk)
begin
if (clk'event an...
Estoy escribiendo un generador de señales en VHDL y me gustaría configurar la duración de la señal generada a 75 ms. Es una señal de salida y mi reloj es de 100 MHz. ¡Me encantaría que me ayudes!
Estoy utilizando Quartus II 13.0sp1, la placa DE1 para pruebas y el Cyclone II FPGA EP2C20F484C7N.
Necesito escribir un programa en VHDL que envíe el comando al dispositivo. Ya he creado la entidad y la arquitectura que usé con éxito para recibi...
Soy un novato en las plataformas VHDL y FPGA. Tengo una placa Nexys-2 Spartan 3E FPGA que se proporciona con una ROM Flash de 16 MB. Quiero precargar las primeras 10-20 ubicaciones de memoria de esta ROM, cada ubicación con unos datos de 16 bits...
Tengo que diseñar un detector de secuencia 1100 utilizando el modelo Mealy y los Flip-Flops JK. Aquí está el diagrama de estado:
Yenbaseaestediagrama,obtengolassiguientesdeclaracionesdeentradaparalasentradasdelflip-flop(flips-flopsAyB):JA=Aan...
Estoy haciendo un proyecto fpga en vhdl para mis estudios.
Estoy mostrando un perro en la pantalla que intento mover. Eso funciona bien para derecha, izquierda y arriba, pero al tratar de hacer que el perro caiga, se mueve de una manera extra...
En mi diseño VHDL tengo entidades con definiciones de puerto similares a esta:
entity dummy is
port( cpl : cplxRecord_t )
end entity
type cplxRecord_t is record
r1 : anotherRecord_t;
vec: unsigned;
lin: std_logic;
...
end record...