Tengo un problema extraño con una simple simulación de VHDL de Vivado (2015.3).
Este código:
library ieee;
use ieee.std_logic_1164.all;
entity pulse is
port (
d : in std_logic;
clk : in std_logic;
q : out...
Estuve trabajando en eso durante los últimos cinco días y no sé qué pasó. Debo implementar un FIFO para enviar alguna información, adjunto el FIFO que utilizo. Como puede ver en el código, este FIFO utiliza tres procesos actualizar datos , pro...
Tengo una función que quiero canalizar y, a veces, las siguientes entradas estarán listas cuatro relojes más tarde, pero a veces 6 o más. Puse el pragma a
#pragma HLS PIPELINE II=4 para un intervalo de inicio de cuatro relojes. Pero cua...
Estoy diseñando una ALU simple para mi propia que usa 2 bits para las operaciones select . Supongamos que mis operaciones son las siguientes:
00 C <= A & B
01 C <= A + B
10 C <= NOT (A)
11 C <= '0' & A (7 DOWNTO 1)...
Espero que me puedas ayudar ya que creo que este es un error muy específico y no sé cómo resolverlo.
Quiero dividir 2 números representados como:
4bits: parte entera
4bits: parte fraccionaria
Entonces instalo un divisor en el generad...
Tengo un parámetro genérico H. Me gustaría hacer una calculadora con la función sigmoide (f) que calcule f (x) para el número H de entradas al mismo tiempo. Estoy usando el número H de unidades MAC que da A*B+C para la entrada A,B &...
Sé cómo dividir números en VHDL (o usar uno de los generadores de núcleo IP de Xilinx) pero no sé cómo hacerlo en el caso de que los números sean complejos.
En mi caso, he definido un número complejo como este:
type complex12 is record...
Mi código VHDL no hace lo que necesito que haga.
Tengo un código de 8 bits entrante que necesito agarrar con el "botón" "restablecer", luego necesito devolver el número del primer "1" que hay en este código. para esto lo estoy copiando en una se...
Estoy intentando escribir datos en una instancia del generador de interfaz de memoria Xilinx que recibo de un UART. Estoy usando VHDL en Vivado.
El UART presenta datos de 8 bits a la vez, con bastantes ciclos de reloj entre cada información n...
Mi problema es el siguiente: intenté escribir el banco de pruebas VHDL para el registro de desplazamiento con carga paralela en HDL activo. La forma de onda es buena hasta que la parte de carga paralela no quiere cargar p en q. ¿Por qué? ¿Alguie...