Básicamente, necesito saber si hay una función que le permita ingresar estímulos en un FPGA sin usar elementos como generadores de señales. Los FPGA de Altera tienen una función implementada a través de Quartus llamada señal tap II. Esto permite captar las señales requeridas, almacenarlas en la memoria interna y luego transmitirlas a través de JTAG a Altera Quartus II y verlas en pantalla. Esto es similar a cómo se usaría un analizador lógico. Entonces, la idea es así:
¿Hay alguna forma de que la señal se escuche en sentido inverso? Es decir, proporciono un módulo que se almacena en bloques de memoria en diseño y no forma parte del diseño real, tan pronto como el FPGA entra en modo de usuario, leerá de esta memoria. bloques (contiene todas las señales, incluido el restablecimiento) y utiliza el reloj estándar del sistema que también se utiliza en los bloques de memoria. El estímulo se lee cuando se llega al final del estímulo, la señal de restablecimiento se reafirma y la lectura del estímulo comienza de nuevo y esto continúa en un bucle sin fin, o podría configurarse para ejecutarse solo una vez después de la configuración.
¿Existe tal característica?