Así que he estado tratando de averiguar en qué me equivoqué en mi código VHDL para mi máquina de estados finitos, sin embargo siento que un nuevo par de ojos con más experiencia puede ayudar. Cualquier ayuda sería bienvenida.
Aquí está el cód...
Estoy construyendo una pantalla VGA con un Xilinx FPGA. No estoy exactamente seguro de cuál es la mejor manera de almacenar marcos VGA. La resolución es de 640x480. Debo usar una matriz 2D 640x480 o un bloque 640x480 en lo siguiente:
[256x51...
entity TestRun01 is
Port ( Clk : in STD_LOGIC;
Din : in STD_LOGIC;
Dout : out STD_LOGIC_vector(11 downto 0));
end TestRun01;
architecture Behavioral of TestRun01 is
signal regr : std_logic_vector(11 downto 0) :="...
Estoy tratando de usar una de las señales internas de mi diseño en mi banco de pruebas. Ya sé cómo lo haría en Verilog:
Goertzel i1 (
// port map - connection between master ports and signals/registers
);
.
.
.
always @ (posedge i1.en) //do...
Se supone que debo escribir código para un medidor de frecuencia simple. Lo que se supone que debe hacer es:
cuando presiona el botón, debe medir la frecuencia de la señal de entrada basándose en la señal de reloj de 1Hz para que el resultado no...
Soy nuevo en la programación de VHDL y FPGA, y aunque conozco un buen número de problemas que pueden existir entre la simulación y la síntesis, este problema en particular me dejó perplejo.
Mi diseño es bastante simple:
El bus SPI acepta...
esta es mi primera vez en stackexchange y tengo una pregunta.
Tengo un proyecto y tengo que escribir un código vhdl pero cuando simulo obtengo un resultado desconocido. No sé por qué, pero no obtengo un error al compilar. Es solo un fsm simple q...
Hola, en primer lugar, el inglés no es mi idioma.
Estoy usando un SPARTAN 3E como placa de desarrollo
Traté de hacer un FSM que cambia
el estado con un contador llamado "T" (a veces como un pseudo-procesador) y usa un botón como impulso para in...
Tengo 2% de señales de input - ID_1,ID_2 que se muestrearon en id_vec . LEDx_GRNn son output .
En este punto, solo uno de a,b,c,d debe ser '1' y los otros '0', que luego deben hacer que solo uno esté encendido...
Tengo una pregunta sobre la instanciación.
Como la imagen que se muestra a continuación, si mi código principal es 3.vhd.
Quiero instanciar la entidad aaa y bbb en la entidad MAIN.
¿Es la regla que debo escribir el "componente" en "paquete", com...