VHDL: usando señales internas en testbench

Estoy tratando de usar una de las señales internas de mi diseño en mi banco de pruebas. Ya sé cómo lo haría en Verilog:

Goertzel i1 (
// port map - connection between master ports and signals/registers   
);
.
.
.
always @ (posedge i1.en) //do something

en es la señal de activación que genero en mi sistema, es una señal declarada en el módulo superior, que se crea en un elemento del sistema y luego se distribuye a algunos de los otros elementos a través de mapas de puertos.

Entonces, en VHDL testbench, quiero hacer algo como:

uut: Goertzel PORT MAP (
          RST => RST_s,
          CLK => CLK_s,
          X => X_s,
          Y1 => Y1_s,
          Y2 => Y2_s
        );
.
.
.
wait until "/goertzel_tb/uut/en/" = '1';  //path to variable, read in Questa

¿Cuál es la sintaxis correcta? ¿O hay una manera de hacer esto?

EDITAR: intentado esto: Declaró spy_en señal dentro del archivo TB, y luego lo hizo:

spy_en <= << signal.goertzel_tb.Goertzel.en : std_logic >>;

Questa da errores.