Si escribo una entidad que toma 10 ciclos de reloj para producir la salida de la entrada, ¿es seguro asumir que este es el caso cuando se implementa en hw, o hay otros factores a considerar?
¿El tipo de simulación (síntesis previa / posterior) o la elección del software del simulador (modelsim, etc.) hacen una diferencia?
En teoría, sí, pero depende de su hardware. Si tiene una FPGA clasificada para ejecutarse a una frecuencia máxima de 500 MHz y ejecuta ciclos de 10 en un reloj de 10 MHz, no debería tener muchos problemas. Sin embargo, si ejecuta a los 500 MHz especificados, es posible que tenga una latencia causada por sus búferes de reloj: hay un tiempo de propagación en un FPGA, CPLD, etc. Generalmente, las líneas de reloj se distribuyen de manera que brindan un reloj relativamente consistente en todo el dispositivo (de centro a exterior o algo similar), pero si desea un sincronismo perfecto, mejor la ubicación donde el reloj "comienza" y donde "termina", puede terminar con problemas de latencia.
Básicamente, depende de cómo obtuviste las métricas de 10 ciclos. Si es un circuito asíncrono que se propaga en 10 ciclos, puede terminar más lento en su hardware. Si es un circuito síncrono, tomará 10 ciclos, pero es posible que no esté sincronizado con otras partes de su diseño si va muy rápido.
Los simuladores generalmente no son conscientes de esto hasta la post-síntesis, al menos, porque en los pasos anteriores, su diseño es más bien "chip-agnostic". En mi experiencia, si su simulador se ejecuta antes de la síntesis posterior, solo es bueno probar su "lógica". Si se ejecuta después, puede ser consciente de su entorno. Sé que la cadena de herramientas Xilinx proporcionó tales instalaciones hace algunos años, pero no era tan impresionante ni confiable. Podría ser mejor ahora.
En resumen, todo se reduce a la cadena de herramientas que está utilizando. Lea la documentación y póngase en contacto con su representante de ventas de la cadena de herramientas?