En VHDL, si tenemos un sistema donde la salida cambia dependiendo de una variable que cambia con la entrada. Digamos que la salida tiene 2 modos y una entrada cambia entre ellos. En el mismo ciclo de reloj, podemos verificar si la entrada ha cambiado (verificar si se presiona un botón), almacenar el estado de entrada actual y producir una salida correspondiente a la entrada en el mismo ciclo de reloj (si la salida fue cambiado en el mismo ciclo de reloj)?