Mi VHDL-testbench carga un archivo de texto. Quiero poder establecer el nombre de archivo desde el exterior. Como uso ModelSim (edición inicial de Altera) para simular mi diseño, debería ser posible establecer la cadena que contiene el nombre de archivo sobre un comando de fuerza o similar.
¿Cómo puedo "forzar" una cadena VHDL a un cierto valor? ¿Cuál es la sintaxis correcta?
library ieee;
use ieee.std_logic_1164.all;
use std.textio.all;
use work.txt_util.all;
entity dpu_tb is
end dpu_tb;
architecture Behavioral of dpu_tb is
signal clk: std_logic;
signal simulation_finished: std_logic;
signal simulation_input_file: string(1 to 100); --<-- Set value during simulation
signal rst: std_logic;
signal sample: std_logic_vector(12 downto 0);
signal valid: std_logic;
begin
....
Lo que probé y no funcioné (y diferentes combinaciones):
force -deposit simulation_input_file "/tmp/test"
¿O hay un enfoque diferente para elegir el archivo?