¿Cuáles son los requisitos mínimos para comenzar con el análisis de tiempo estático? Sé el uso de FPGAs y VHDL. ¿Será eso suficiente? ¿Hay herramientas gratuitas para STA pls.?
¿Cuáles son los requisitos mínimos para comenzar con el análisis de tiempo estático? Sé el uso de FPGAs y VHDL. ¿Será eso suficiente? ¿Hay herramientas gratuitas para STA pls.?
Su pregunta sobre "comience con el análisis de tiempo estático". es algo vago.
No haces STA.
El análisis de tiempo estático se realiza mediante la (s) herramienta (s) de síntesis. Esa herramienta hará un análisis de tiempo basado en las puertas e intentará optimizar el diseño.
Su entrada en eso es definir las restricciones de su diseño. Eso comienza con la frecuencia del reloj pero si también la incertidumbre y la inestabilidad del reloj. Una parte muy importante es definir la entrada & Restricciones de salida del bloque o diseño. Si sabe lo que está haciendo, puede hacer restricciones de varios ciclos. El idioma para hacerlo difiere de un proveedor a otro.
Después de definir las restricciones y ejecutar la herramienta, a menudo solicitará las N rutas en el peor de los casos. Especialmente si el tiempo falla (las restricciones no se cumplen). A partir de eso, debe decidir qué hacer para que el diseño cumpla con el tiempo. ¡Que es una habilidad completamente diferente!
Todos los grandes proveedores de FPGA tienen un conjunto de herramientas que incluye síntesis y STA, y se pueden descargar de forma gratuita. Pero 'aprender' significa que debe enfrentarse a una serie de diseños diferentes con diferentes valores de tiempo. Eso normalmente viene con algunos años de hacer y romper diseños.
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