X: std_logic_vector(3 down to 0);
c : Std_logic;
d : bit;
s : std_logic_vector(1 down to 0);
En arquitectura
x <= c&d&s;
así que esta asignación de señal en Arquitectura es correcta o incorrecta
¿IS bit y std_logic tienen la misma condición y es posible asignar lo mismo a std_logic_vector que en la asignación?
VHDL es un lenguaje fuertemente tipado. Todos los vectores que concatane en el lado derecho deben ser del mismo tipo de datos. Y el tipo de datos del resultado de la expresión del lado derecho debe coincidir con el tipo de datos de la expresión del lado izquierdo. En VHDL, "bit" es un tipo de datos de 2 valores y "std_logic" es un tipo de datos de 8 valores. Ambos son diferentes.
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