El entero no quiere inicializar

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architecture RTL of design is

    signal input : integer range 0 to 16777216 := 0 ; 
     ....

begin

    -- VHDL entity instantiations 
    -- named association, instead of positional

    input_stage: ENTITY work.input_stage

        port map(
            ... 
            input => input

        );

    filter: ENTITY work.filter 

        port map (
            input => input,
--          ... 

        );                          

end architecture RTL;

El error: el valor -2147483648 para la entrada está fuera del rango 0 a 16777216.

Parece que no puedo anular el valor predeterminado. ¿Es eso posible?

    
pregunta Maarten

1 respuesta

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El entero en el rango no debe agregarse en la entidad de nivel superior sino en la entidad que está controlando la señal, en mi caso input_stage. 

entity input_stage is
    generic(
        ...
    );
    port(
        ...
        input              : out integer range 0 to 16777215;

    );
end entity input_stage;
    
respondido por el Maarten

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