Tengo un diseño de FPGA (no escribí una sola línea de código de fuentes) y tengo que agregar un módulo (en el diseño hay un bus de Wishbone donde es posible vincular otras interfaces de wishbone). Los módulos vinculados al bus son UART y "UARTS personalizados", hay 16 dispositivos vinculados al bus.
En mi opinión, el diseño está muy mal escrito (una gran cantidad de rutas combinatorias largas vinculadas al Wishbone, elemento de memoria no registrado y un estilo de código de escritura realmente caótico y lejano a la implementación del hardware) pero "funciona y cierra el tiempo "sin mi módulo (las restricciones de clk son 125 MHz y el PAR obtiene 125.109 MHz con una ocupación de recursos de aproximadamente 50% más o menos).
Cuando agrego mi módulo, el tiempo no se cumple en varias rutas. Los caminos lentos están fuera de mi módulo. Ahora la pregunta, ¿puedo estar seguro de que los problemas no son mi módulo? ¿Es el informe de PAR una manera suficiente de probar que el problema es parte del diseño?