Estoy usando una placa de desarrollo FPGA que no tiene ni resistencia de levantamiento ni de extracción en el lado de entrada.
El código VHDL que estoy desarrollando tiene que detectar la lógica cero o la lógica uno y realizar las tareas respectivas. Pero cuando la entrada no está conectada (estado de alta impedancia), el circuito se comporta de manera anormal.
¿Hay alguna forma en la que pueda rectificar este problema mediante la programación VHDL?