¿Es posible detectar una alta impedancia en la entrada FPGA?

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Estoy usando una placa de desarrollo FPGA que no tiene ni resistencia de levantamiento ni de extracción en el lado de entrada.

El código VHDL que estoy desarrollando tiene que detectar la lógica cero o la lógica uno y realizar las tareas respectivas. Pero cuando la entrada no está conectada (estado de alta impedancia), el circuito se comporta de manera anormal.

¿Hay alguna forma en la que pueda rectificar este problema mediante la programación VHDL?

    
pregunta tollin jose

1 respuesta

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De la hoja de datos, enlace , Tabla 1-12, Nota 1:

  

Todos los pines de E / S tienen una opción para una resistencia de extracción débil

Por lo tanto, solo necesitas aprender tus herramientas lo suficientemente bien como para habilitarlas.

    
respondido por el WhatRoughBeast

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