Cuando se sintetiza un código VHDL con un reloj de borde ascendente, ¿qué sucede en el borde descendente?

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Soy un novato en VHDL y realmente agradecería que alguien me ayudara a resolver esta pregunta que ha estado molestando en los últimos días. No tengo un código para esto. Suponiendo, si hay un diseño de código, como el de abajo, que hace algo cuando ve el borde ascendente del reloj.

PROCESS(clk) BEGIN IF(rising_edge(clk)) THEN --functionality END IF; END PROCESS;

Eventualmente, en el borde descendente del reloj, ¿qué haría este tipo de código? ¿Habrá alguna actividad? ¿Cómo se vería el consumo de energía durante la caída?

¡Gracias de antemano!

    

1 respuesta

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No ha programado que ocurra nada en el flanco descendente, por lo que no debería ocurrir nada, ningún cambio de estado lógico, a ninguna de las señales, pestillos, salidas que haya definido.

Sin embargo, todavía habrá actividad en la red del reloj, capacidades para cargar, por lo que habrá un consumo dinámico de energía.

    
respondido por el Neil_UK

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