Tengo un diseño VHDL de la entidad del generador de reloj que requiere 8 parámetros de entrada y según los parámetros genera una salida de reloj única. He probado utilizando un solo banco de pruebas VHDL y simulé en Modelsim. Ahora quiero generar 4 relojes a la vez usando la misma entidad con diferentes parámetros y comparar para poder generar 4 salidas de reloj de forma síncrona. ¿Cómo debo escribir VHDL testbench que generará estos 4 relojes con diferentes parámetros para la única entidad en Modelsim?
Edición 1: la generación de reloj utiliza lógica FSM basada en contador y señal de reloj global (tiene la frecuencia más alta). Tiene parámetros como el aumento, el valor del contador de flanco descendente, la longitud de la señal de reloj en términos de número de una señal de reloj global. Estos valores de parámetros son diferentes para 8 relojes.