Sé lo siguiente para dos flip flops activados por flanco positivo en cascada.
Max(combinational logic delay) < Tclk_period + Tskew - Tsetup and
Min(combinational logic delay) > Tskew - Thold
Pero cuando considero el borde positivo ff...
He realizado análisis de temporización para interfaces síncronas usando la señal de reloj. Pero, ¿cómo hacemos la sincronización de las interfaces asíncronas donde no hay reloj?
Para ser precisos, estoy usando P2020 de NXP & tratando de r...
En mi diseño de FPGA, tengo algunas señales de entrada que deben retrasarse considerablemente antes de que lleguen al primer registro cronometrado. Hay elementos de retardo cerca de los pines para exactamente ese propósito, pero su retardo máxim...
"El mayor problema con los reinicios asíncronos es que son asíncronos, tanto en la aserción como en la anulación de la aserción. La aserción no es un problema, la anulación de la aserción es el problema. Si el reinicio asíncrono es liberada en o...
¿Cómo restringirías este diseño?
ext_clkyclk_insonasíncronosentresí.clk_divsederivadeclk_incondobleperíodo.clk_outpuedesermanejadoporclk_inyext_clk,deacuerdoconelpinselectordelmultiplexor.Estoesloqueharía:create_clock-period42-waveform{021}[get...
¿Es posible evaluar el tiempo de "ejecución" de un diseño FPGA?
Creo que si tienes un diseño donde solo tienes puertas Y, O, No, etc., el resultado solo depende de las entradas.
Pero ahora con FF-latches hay una restricción de tiempo, ¿no...
Actualmente estoy intentando implementar un IP-Core en un Cyclone V 5CSEBA6U23I7 del sistema FPGA-HPS con Altera Quartus II y TimeQuest Analyzer.
El código Verilog pegado a continuación produce un problema de tiempo, es decir, la asignación...
Hace el asíncrono. y sincronizar. ¿La señal de reinicio sigue las condiciones de configuración y tiempo de espera del flip flop? Si es así, ¿cómo afectarían a la salida?
Estoy planeando simples destelladores LED independientes para llenar el techo de una habitación. Planificamos arreglar al menos 60 de estos y parpadearán aleatoriamente aproximadamente una vez por segundo.
Estoy usando este circuito. Rb...
quiero hacer GPS 1 pps generador de señal de reloj de alineación. La señal del reloj debe estar a 24.576 Mhz y el nivel de voltaje Vmax = 3.3 V y Vmin = 0 V DC. ¿Cómo puedo hacer eso? Es muy importante alinear entre GPS PPS y la señal del reloj....