Tengo algunos problemas para entender la convención de tiempo de un comando SDC:
set_output_delay 1.0 -clock_fall -clock CLK2 –min {OUT1}
set_output_delay 1.4 -clock_fall -clock CLK2 –max {OUT1}
¿Significa esto que después del reloj de lanz...
Tengo un pequeño problema con las restricciones de tiempo de cruce de mi dominio del reloj.
Tengo dos grupos de reloj
set_clock_groups -asynchronous -group {clk_A} -group {clk_B}
Según tengo entendido, esto hará que todas las señales de...
Supongamos que un chip se grabó sin el análisis de tiempo adecuado. Después de recuperar el chip, ¿qué tipo de prueba se realiza para verificar si hay alguna violación de configuración o retención en el chip?
Por lo que he leído, entiendo que las herramientas de síntesis modernas son capaces de volver a sincronizar los registros donde los registros se mueven entre la lógica combinacional para cumplir con las restricciones de tiempo.
Por ejemplo, e...
Estoy tratando de implementar circuitos de capacitores conmutados y, por lo tanto, necesito generar un reloj de dos fases sin superposición. He estado tratando de usar un FPGA para el mismo. Desafortunadamente, mi herramienta de síntesis: Quartu...
Tengo que restringir un FPGA de Lattice Semiconductor y tengo algunas dudas sobre la restricción de múltiples ciclos descrita aquí . Tengo el siguiente RTL:
Básicamente,esuncontadorqueseactivamedianteundetectordeflancoascendente.Cadavezqueunase...
Estoy usando Xilinx Spartan 6 Automotive FPGA. Mi diseño FPGA tiene una interfaz SPI para un periférico externo.
Desde FPGA hasta el periférico, tengo estas señales relacionadas con SPI:
spi clk
spi data (mosi): los datos se presentan e...
Estoy tratando de obtener el informe de tiempo de STA. Como sé, básicamente, hay 4 tipos de rutas de tiempo.
Entrada para registrarse
Registrarse para registrarse
Registrarse para generar
Entrada a salida
En la práctic...
Digamos que tenemos este circuito:
tpd(AND)=5ns,tpd(OR)=5ns,tpd(NOT)=3ns,ytcddetodaslaspuertas=1nsFlipFlops:tpcq=1ns,tccq=1ns,tsetup=1nsthold=1nsPrimeroquieroverificarestecircuitoporviolacionesdetiempodeespera.Yluegoquierocalcularlalatencia....
Estoy creando un diseño usando Verilog en un Xilinx Spartan-3E (XC3S500E) que usa múltiples RAM de bloque de doble puerto, todas creadas a través de primitivos Verilog como RAMB16_S18_S18 . Estoy usando un puerto para leer y escribir (usan...