Tengo un diseño con una FPGA, una MCU y otros periféricos externos conectados entre sí a través de un bus de periféricos paralelo.
Todo el sistema está sincronizado desde dos relojes síncronos. Los relojes son un oscilador de 32 Mhz y un relo...
He escrito la descripción RTL de un circuito en VHDL que es jerárquico y estoy usando Altera Quartus II; mi diseño cumple con el tiempo. Había establecido una restricción de frecuencia de reloj de 50MHz (período de 20 ns) usando create_clock por...
Estoy escribiendo un controlador para un módulo DDR de baja potencia / móvil en mi FPGA. Para permitir la depuración, uso un modelo funcional escrito en Verilog. En él, el tiempo de configuración y retención de alguna señal se establece en 1.5 n...
Estoy trabajando con un AD7928 (hoja de datos) y yo Estoy un poco confundido por el diagrama de tiempo (página 25). Esperaría obtener mi primer bit de datos de DOUT (ADD2) algún tiempo después de que el primer flanco descendente de SCLK despué...
Esteesundiagramadebloquesbásicodelainterfazsincrónicadeorigenqueencontréeneldocumentoaltera. Aquí
Así es como se ve la salida síncrona de origen alineado al borde.
Dicenqueelreceptorcambiaráelrelojparacumplirconlosrequisitosdeconfigurac...
Estoy viendo esta hoja de datos: T67M-512Mb-Mobile-Lpddr-Sdram (velocidad de focalización grado -75) y trato de comprender los requisitos de tiempo para realizar una lectura, específicamente cuándo muestrear las líneas de datos de entrada DQ. Da...
Tengo un netlist precompilado (creado por Xilinx ISE 14.7), que se importa a Vivado 2015.4 y se usa en síntesis para ensamblar mi diseño completo. Vivado informa de rutas sin restricciones para la lista de redes importada.
De acuerdo con la...
Digamos que tenemos un pulso muy corto (de 100 ns a 4000 ns) y queremos hacer otro que dure 1000 veces más para poder medirlo con un microcontrolador.
Realmente no nos importa si el factor de multiplicación es preciso, ni si es realmente line...
Al final de mi proyecto tengo una falla de restricción de tiempo de la siguiente manera:
clk_in es el reloj del sistema de 100 Mhz en el ML507. No sé por qué no cumple con los criterios, tampoco sé cuáles son los criterios, ¿cómo p...