AD7928 pregunta del diagrama de tiempo

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Estoy trabajando con un AD7928 (hoja de datos) y yo Estoy un poco confundido por el diagrama de tiempo (página 25). Esperaría obtener mi primer bit de datos de DOUT (ADD2) algún tiempo después de que el primer flanco descendente de SCLK después de que CS 'se reduzca. Parece que t4 puede ser la dimensión que da esta cantidad de tiempo (40 ns como máximo). Si es así, ¿por qué es la marca desde el borde descendente de SCLK hasta la mitad de la transición entre dos bits en DOUT, no hasta el final de esa transición? Aceptaría que esta es simplemente su convención en la diagramación, excepto por el hecho de que t7 ¿"Tiempo de retención válido de SCLK a DOUT" marcado desde el borde descendente de SCLK hasta el comienzo de la transición entre dos bits en DOUT? Parece que t7 debe marcarse como está y t4 marcado al final de una transición, o que ambos deben marcarse en el medio de una transición. Parece que t7 marca el tiempo mínimo para que ocurra la transición y que t4 marca la cantidad máxima de tiempo para que ocurra la transición. Además, ¿por qué me importaría t7?

    
pregunta Void Star

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Tienes razón en que T4 es el parámetro crítico. Esto define la ventana de tiempo que define los datos válidos , y la lectura después de este tiempo no lo garantizará.

T7 aparece informativo, en el sentido de que el próximo bit de datos aparecerá en este momento más cualquier configuración interna, transición y tiempo de establecimiento. Lo que sí me dice es que puede no hacer suposiciones sobre qué datos se encuentran en la salida en esta ventana entre el final de T4 y el final de T7. La salida puede tener datos controlados válidos, pero no se sabe en qué consistirán esos datos.

T7 es interesante: si nos fijamos en la frecuencia de reloj máxima (20MHz), se obtiene un tiempo de ciclo mínimo de 50 ns. Si agrega el tiempo (máximo) que los datos pueden mantenerse (T7) y el tiempo de retención mínimo garantizado (considerando los datos retenidos en el bit n y retenidos en el bit n + 1), se suman a ese tiempo de ciclo mínimo.

Es muy probable que los registros internos tengan un tiempo de configuración de 10 nsec (ciertamente, el tiempo Din lo requiere, vea T9), por lo que tenemos, desde la transición Sclk en el bit n (salida):

40nsec max a bit n + 1 que aparece internamente.

Tiempo de configuración interna 10nsec (el bit de datos aparece en la transición del reloj).

10nsec hold (garantizado).

Por lo tanto, desde una transición de reloj en el bit n hasta la retención garantizada para el bit n + 1 = 60 nseg (máx.).

    
respondido por el Peter Smith

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