Encontré varias respuestas diferentes sobre cómo la configuración y el tiempo de espera de Flip-Flops influyen en el tiempo mínimo entre dos flancos de reloj ascendentes.
tclock > = Retardo de propagación + tsetup + thold
tclock > =...
Tengo un problema con este circuito lógico que he diseñado:
Elcomportamientodeseadoes:cuandoelrelojllegaaunahoraalta,elestadodelcontadorsebloqueaysedecodifica Loquesucedees:cuandoelrelojestáalto,elestadoantiguodelcontador(sisehaincrementadoenel...
Estoy tratando de deshacerme de una violación de tiempo clkgate. Tengo dos de ellos y esas son violaciones muy grandes, como puede ver en este informe:
+--------------------+---------+---------+---------+---------+---------+---------+
| Ho...
Tengo un diseño FPGA que utiliza diferentes relojes. Hay un reloj de referencia de 100 MHz proporcionado por un oscilador. El reloj de referencia se usa en un DCM (Xilinx FPGA) para generar 3 relojes relacionados, 100 MHz, 50 MHz y 10 MHz (sin d...
Estoy usando Quartus II para compilar mi diseño de Verilog, y estoy trabajando para restringir adecuadamente mis señales.
Sé cómo restringir los relojes, por ejemplo:
create_clock -name clk_i -period "157 MHz" [get_ports clk_i]
También s...
Tengo dudas, cuál debería ser la restricción SDC adecuada para el módulo CDC, es decir, dos sincronizadores de flop.
entre " dat conduciendo por aclk a bdat1 conduciendo por bclk "
Nota: aclk y bclk no so...
Necesito muestrear datos de 24 bits en un DAC a 25 MHz. Los datos provienen de un diseño, implementado en FPGA. En cada ciclo de reloj, el FPGA genera datos de 24 bits, que el DAC debe muestrear en el siguiente ciclo. Adjunto una imagen del dise...
Pregunta sobre el uso del reloj en las restricciones de retardo de E / S de estilo SDC
La intención de este informe es aclarar cómo debe restringirse una interfaz de IO de FPGA. Como preámbulo, las dos restricciones de tiempo que se pueden us...
He estado trabajando a través del diseño digital y la arquitectura de la computadora, pero las ecuaciones me confunden mucho por el tiempo de retardo, qué son cada una de las variables y cómo conceptualizar estas ecuaciones.
Suponiendo que no...
MT9M001 es un sensor de imagen CMOS. Como resultado, proporciona FRAME_VALID, LINE_VALID y DATA. Las señales de salida están sincronizadas (alineadas por el borde) por PIXCLK, que es generada por el sensor. La hoja de datos está, por ejemplo, en...