Estoy utilizando QuartusII para diseñar un sumador de acarreo de ondulación de cuatro bits.
Sigo recibiendo este error:
Error (275022): Illegal bus range or name for logic function for instance "instMyAdder" of type 4 Bit Adder
Todos mis...
En mi proyecto FPGA utilizo la megafunción PCIe de Quartus II. La cantidad de mensajes de advertencia que este módulo de la biblioteca de Altera me confunde.
¿Hay alguna forma de que Quartus II suprima todos los mensajes de advertencia genera...
Cuando compilo mi proyecto en QUARTUS, me proporciona información sobre "fmax interno"
Info: Clock 'clk' has Internal fmax of 39.37 MHz between source register <...> (period= 25.4 ns)
¿Qué significa exactamente? ¿Mi programa no...
Estoy intentando aprender Qsys y Quartus II para definir un sistema que pueda ejecutar Linux de acuerdo con este documento:
enlace
Pero tengo un problema ya que el documento no está lo suficientemente detallado. Recibo errores de Qsys y...
Estoy usando el PinPlanner de Altera Quartus II para ingresar todos los detalles de mis pines para mi diseño de FPGA. Algunos de los pines están conectados al bus de configuración SPI de este ADC .
Como se puede ver en la página 8, los 3 pin...
Estoy tratando de sintetizar un diseño de Verilog del sistema en un dispositivo Stratix 10 usando quartus II v.17 pero continúo recibiendo el siguiente error.
Error (18994): el esquema de configuración "serie pasiva" no es válido para el d...
Estoy utilizando Quartus Prime Lite Edition 16.02 y estoy tratando de corregir las asignaciones de pines desordenadas para un proyecto simple con un solo archivo de registro de datos:
module mux4( input a, b, c, d,
input [1:0] se...
Quiero agregar A, B y el acarreo. Esto se debe hacer usando solo un sumador grande. Pero cuando veo el circuito generado, hay un sumador adicional para el acarreo. ¿Cómo puedo resolver este problema?
Imagen:
Código:
library ieee;
u...
Xilinx ofrece un analizador lógico integrado (ILA) / llamado ChipScope. El Quartus II de Altera incluye SignalTap, una solución equivalente.
Como usuario avanzado \ $ ^ 1 \ $, estoy usando ChipScope como listas de redes precompiladas. Estos a...
Estaba ejecutando la simulación de diseño de referencia de PCI Express en Modelsim. La compilación falló y se mostró un error "no se puede abrir el archivo top_core.vo en modo de lectura". Revisé la carpeta correspondiente, pero faltaba ese arch...