Xilinx ofrece un analizador lógico integrado (ILA) / llamado ChipScope. El Quartus II de Altera incluye SignalTap, una solución equivalente.
Como usuario avanzado \ $ ^ 1 \ $, estoy usando ChipScope como listas de redes precompiladas. Estos archivos * .xco y * .ngc se generan a través de CoreGen y se incorporan en la jerarquía de diseño mediante instancias de entidad VHDL.
Me gustaría equipar un proyecto de ejemplo de Quartus II de la misma manera:
- configurar los núcleos del analizador
- compilarlos en una lista de red
- insértelos en el diseño y conecte los puertos del analizador a mi lista de señales observables
- proporcionar un archivo de configuración de SignalTap predeterminado
Pregunta:
¿Hay un equivalente a los ICON, VIO, ILA IP-Cores de Xilinx en el SignalTap de Altera?
Apéndice :
Aquí están los pasos de Xilinx en comparación con la lista:
- Configure un núcleo ILA en el generador CORE (= > * .xco file)
- Al guardar el archivo * .xco, se compila en una lista de redes (* .ngc, * .ncf, ...)
- Se proporciona un archivo de envoltorio * .vhdl, que se reemplaza por la lista de redes en el paso de traducción
- cada ILA proporciona un archivo * .cdc, que se puede importar al proyecto ChipScope para cargar los nombres de las señales
\ $ ^ 1 \ $ Los ILA precompilados ahorran tiempo de síntesis; se puede configurar con complejos disparadores cruzados; se puede utilizar con VIO (núcleos de entrada virtual).