En la configuración de Quartus II (bajo el analizador de tiempo de TimeQuest), he marcado la casilla de verificación Report worst-case paths during compilation .
Sin embargo, no veo ninguna ruta en el peor de los casos en el informe Tim...
Los megavías de RAM y ROM en Altera Quartus II ofrecen la siguiente opción en la GUI "¿Qué puertos deben registrarse?" Las opciones varían pero son:
‘data’, ‘wraddress’, and ‘wren’ write input ports
‘raddress’ and ‘rden’ read input port
Read o...
En Quartus II, la función lpm_divide estándar tiene un parámetro PIPELINE_DELAY . El valor predeterminado es floor(WIDTH_Q div 2) , donde WIDTH_Q := ancho del cociente en bits.
Tengo curiosidad por saber por qué este es un...
Mira este fragmento de código (voltea la imagen en X)
PROCESS(iCLK)
BEGIN
IF (rising_edge(iCLK)) THEN
-- Mise en mémoire du pixel
ram(640*IdxC + PixX) <= PIXIN;
-- Choix traitement
IF (SWITCH='1') THEN
PIXOUT <...
Estoy compilando Verilog usando el Quartus II para la plataforma Altera. En mi Verilog, tengo un encabezado Verilog global.vh , y Quartus II no puede encontrarlo:
Error (10054): Verilog HDL File I/O error: can't open Verilog Design File...
Tengo que diseñar un circuito para contar hasta un número y volver a cero. Debe tener una señal de acarreo (que nombré a_o en mi circuito) como indicador para mostrar que se ha alcanzado el número máximo de contador.
El circuito funciona...
Puedo compilar componentes digitales y descargarlos en los tableros DE2 y DE2-115 que obtuve. Lo hago desde Windows 7 pero quiero habilitar esto en Ubuntu mientras que los archivos de Altera son para Red Hat Linux. He visto en el foro Altera q...
Tengo un Quartus de diseño FPGA que compila y funciona correctamente para un ciclón IV EP4CE15F17C8 (42% usado).
Estoy tratando de migrar el mismo diseño a un FPGA EP4CE10F17C8 más pequeño, pero al cambiar el dispositivo FPGA obtengo errores...
Estoy creando un sistema en Quartus de acuerdo con esta pregunta
Cómo actualizar un Quartus ¿Proyecto II de SOPC a QSys?
Ahora, una parte del problema es cómo asignar pines de reloj / reinicio a mi sram. En Quartus no tengo las opciones....
Estoy tratando de entender cómo interactuar con un componente personalizado dentro del constructor SOPC. Básicamente, tengo un módulo verilog que crea y emite un tono a la línea de salida de audio en una placa de desarrollo Altera DE2. Quiero in...