Estoy creando un registro de 8 bits a partir de flip-flops tipo D en VHDL para un ejercicio de laboratorio, pero parece que no puedo diagnosticar un problema. En primer lugar, no puedo compilarlo debido a la diferencia en los tipos para el reloj...
Tengo un submódulo Verilog que estoy probando de forma independiente. Este módulo tiene demasiados pines de nivel superior para que quepan en mi FPGA, por lo que he establecido algunos de los pines como virtuales para que se compilen sin optimiz...
Un proyecto de Altera Quartus II consta de uno * .qpf y uno o más archivos * .qsf. El qsf parece ser una secuencia de comandos TCL como otras configuraciones y archivos de configuración relacionados con EDA (por ejemplo, xdc, sdc, ...).
¿Es...
He creado una megafunción de ROM con el Administrador de complementos de MegaWizard. Esto creó un nuevo archivo que nombré rom.vhd.
Mi código:
library ieee;
use ieee.std_logic_1164.all;
entity first is
port(
PC: in STD_LOGIC_VECTOR(7 downt...
Me las arreglé para reducir el número de errores pero todavía tengo algunos:
Error: System.nios2: Reset slave sram_0.avalon_slave_0 not connected to instruction_master.
Error: System.nios2: Exception slave sram_0.avalon_slave_0 not connected t...
Estoy usando el software Altera Quartus II para compilar Verilog para un FPGA Cyclone IV. En mi caso, el FPGA es fijo; No puedo conseguir uno más rápido.
Ahora, un módulo aislado en mi diseño, que trata con relojes relativamente rápidos, no e...
Estoy trabajando con una placa de inicio Cyclone V GX. Tiene 4mb de SRAM externa. He escrito una interfaz de memoria muy simple para acceder a ella. Eso funciona.
Ahora me gustaría cargar un archivo sin procesar (¿hexadecimal?) en la SRAM ext...
Tengo este pedazo de código aquí:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity first is
port(
a : in STD_LOGIC_VECTOR(3 downto 0);
b : in STD_LOGIC_VECTOR(3 downto 0);
result : out STD_LOGIC_VECTOR(3 downt...
Mi circuito está basado en una máquina de estado. Lo verifiqué y está funcionando bien, el único problema es que está inferiendo un pestillo por flip-flop (la máquina de estados tiene 11 estados y el circuito está muy activo por lo que tiene 11...
(Tengo dos preguntas para ti al final.)
Estoy usando SystemVerilog para hacer varios ejercicios (para edificación personal) en el capítulo 7 de Diseño digital y arquitectura de computadora . Estoy usando Quartus II 13.1.2 Web Edition de Alte...