Preguntas con etiqueta 'quartus-ii'

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Usando un archivo mif en Quartus

He creado un archivo mif en Quartus y estoy trabajando con el ciclón 2 Altera. Mi consulta es "¿Cómo puedo usar este archivo mif para inicializar una variable en mi arquitectura de diseño de nivel superior"? Déjame elaborar. Mi objetivo es produ...
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Comportamiento inesperado en el cruce de reloj de Altera FIFO

Por lo que yo sé, en un FIFO, mientras seguimos leyendo, eventualmente se quedará vacío, es decir, no habrá más datos dentro y su salida se convertirá en 0x0. Si continuamos leyéndolo después de que esté vacío, causaremos un "subdesbordamiento"....
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Altera Quartus. El visor de mapas tecnológicos se ve diferente de lo esperado

Recientemente, instalé Altera Quartus 15.1 y ahora sigo las instrucciones de "inicio", puedes leerlo aquí . En el paso: para ver el circuito resultante, vaya a Herramientas → Visores de la lista de redes → Visor de mapas de tecnología (post-map...
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Ayuda para resolver la advertencia "infering latch (es) for signal or variable" .. ", que mantiene su valor anterior en una o más rutas a través del proceso"

A continuación se muestra el código para la implementación de mi unidad de sucursal. Esta unidad calcula la dirección de destino del salto y la escribe en el registro de la PC. Hay algunos tipos diferentes de saltos, etc., historia estándar....
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Tiempo más corto requerido UART-UART transferencia de bloque de 32 bytes

Necesito transferir el bloque de 32 bytes UART a UART 8 ciclos de reloj por bit 1 bit de inicio Struct 8-E-2 8bits 1 UART char, paridad par, 2 stop bits / char 1 + 8 + paridad par + 2 bits de parada = 11 eficiencia = 8/11 (no estoy seguro)...
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Quartus II - SignalTap II que obtiene el período de datos muestreados

Estoy trabajando en un proyecto VHDL en el que estoy tratando de hacer un controlador LCD. He estado tratando de obtener el período de mis relojes escalados utilizando Signal Tap, sin embargo, la barra de tiempo no muestra la hora con precisi...
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¿El soporte de quartus II no se simula con un archivo verilog?

Quiero simular mi módulo StreamLight , así que creo un módulo Simulatefile : 'timescale 1ns/1ns module Simulatefile(); reg clk; reg reset; wire[5:0] light; wire counter; //monitor motor1($light,"counter=%d",counter); initial begin r...
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¿Por qué no hay conexión JTAG?

Esto solía funcionar antes de instalar Quartus v10 para garantizar la compatibilidad con versiones anteriores. Ahora no tengo hardware encontrado en Quartus tanto v13 como v10. El USB-Blaster solía aparecer, luego instalé Quartus v10 para admiti...
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¿Cuál es la velocidad real de mi sistema implementado en FPGA? ¿Cómo comprobar este valor?

Creé un sistema FPGA en ModelSim (un algoritmo simple que calcula una ecuación y guarda en el chip), se sintetiza con Quartus Prime y luego se descarga en mi DE1-SOC. Mi intención es comparar mis resultados con una implementación realizada en...
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Contador de mod 105 de subida / bajada basado en 74193

Se me asigna crear un contador arriba / abajo en el quartus II, pero no puedo encontrar la manera de hacerlo correctamente. En la simulación, siempre termina en un estado transitorio, por lo que supongo que hay algunos problemas de metastabilida...