Estoy ajustando un código vhdl y obtengo el siguiente error:
Error (10327): Error VHDL en myfile.vhd (87): no se puede determinar
definición de operador "" & "" - se encontraron 0 definiciones posibles
El código abreviado es:
p...
Para encontrar la Fmax de un circuito diseñado con VHDL, necesita tener un registro para registrar la ruta. Debido a esto, sin embargo, se requieren 2 ciclos de reloj para obtener la salida correcta después de ingresar algunos datos. ¿Es correct...
Intenté compilar un proyecto TCP / IP para el RTOS de MicroC / OS II con un diseño Altera DE2 y .sof . Puedo ejecutar el MicroC / OS II con otras aplicaciones, pero cuando intento compilar este proyecto más avanzado, obtengo el mensaje de...
Antes de comenzar un proyecto más grande en Quartus II, estoy tratando de hacer el ejemplo de la sección 8.8 "FSM como un circuito de arbitraje" del libro "Fundamentos de la lógica digital con VHDL Design 3rd ed" y no puedo lograr que Quartus Tr...
Tengo el siguiente fragmento de código VHDL que se está comportando mal y no sé por qué:
process (clock)
variable counter : std_logic_vector (15 downto 0) := x"0000";
variable op : std_logic_vector (7 downto 0);
begin
if (clock = '1') then...
Hice algunos cambios en un diseño en Quartus y en Qsys. Ahora, cuando cargué el diseño en mi FPGA con el programador de Quartus, recibo un mensaje sobre los opencores y ese tiempo es ilimitado. El msg no estaba allí con el diseño original....
Estoy trabajando a través del Quartus Prime Introducción utilizando diagramas esquemáticos tutorial para Quartus Prime Lite 16. (Estoy usando la versión 16.0.2 en Windows.) Como tengo una placa DE1-SoC, especificé esa placa y el dispositivo co...
Tengo un diseño que incluye dos módulos, uno que transmite datos paralelos a un módulo UART_TX, y el módulo UART_TX envía los datos en serie. El transmisor de datos utiliza una máquina de estados para generar datos diferentes cada vez que utiliz...
Estoy buscando crear un bloque esquemático a partir de un archivo vhdl en el software Altera'a Quartus.
He estado usando File- > Create / Update- > Create Symbol Files para el archivo actual
El archivo se compila correctamente y reci...
Estoy tratando de encontrar el Fmax de mi diseño VHDL en Quartus II. Sé que necesita tener una ruta de registro a registro para encontrar el Fmax. Sin embargo, cuando registro la entrada, se agrega otro ciclo. Quiero que el código sea de 1 ciclo...