Estoy tratando de poner una entrada de habilitación en un decodificador de 4 a 16 para poder seleccionar entre dos decodificadores. Aquí hay un esquema:
EstoyusandodosdecodificadoresparaseleccionardosdireccionesdiferentesenunaSRAM16x16.Estoypens...
Así que acabo de comenzar a desarrollar con una mini placa Altera Cyclone II EP265 , y estoy teniendo algunas problemas para obtener un programa que produzca el funcionamiento de "y" y "o" de tres entradas.
El proyecto completo de Quartus II...
Aquí está mi código y es bastante simple. Debo recorrer las primeras 8 letras del alfabeto en un tablero de Altera Cyclone II.
entity lettercycle is
port(
SW : in std_logic; -- toggle switch
HEX0 : out std_logic_vector(6...
NOTA: Veo algunas preguntas similares aquí con respecto al Quartus II, pero tengo algunas preguntas adicionales que creo que se entregarán mejor en un nuevo hilo.
Me estoy preparando para ejecutar Windows 7 u 8 en paralelos para mi macbook pr...
Estoy tratando de hacer un alternador de bits simple con el fin de aprender cómo usar verilog para el diseño FGPA y cómo simular en modelsim. Aquí está mi código:
module top (
input wire clk,
output reg data
);
initial begin
data...
Implementé el contador BCD usando JK Flip_Flop. Mientras implementaba, faltaba agregar "restablecer" a la lista de sensibilidad de JK-FlipFlop. Por eso, el resultado de mi simulación apareció así.
Mástarderectifiquéelproblemaagregando"restab...
placa FPGA ( manual )
Cable USB a RS232 ( controlador )
informes de síntesis
Creé un simple esquema que corta los pines TXD y RXD de acuerdo con el manual. Sin embargo, cuando uso RealTerm para enviar algunos datos, parece qu...
Espero que alguien esté familiarizado con Catapult: las etiquetas disponibles hacen que parezca poco probable.
Mi problema es que tengo dos bloques (como se ve en Quartus) en los que se trabaja de forma independiente, RTL independiente.
De...
Comenzando con los FPGA y con un problema de síntesis.
Básicamente, el circuito que estoy diseñando está saliendo con 0 unidades lógicas y 0 para todos los recursos excepto para la asignación de pines. El código se compila (con algunas advert...
¿Existe una directiva de compilación VHDL (o específica de Quartus2) para ignorar ciertas líneas de código para síntesis?
Quiero que salgan ciertas señales para mi simulación, pero Quartus2 arroja errores sobre la cantidad insuficiente de pin...