Estoy ingresando la información de los pines de mi diseño de FPGA utilizando el PinPlanner de Altera Quartus II. Uno de los componentes de mi diseño es PCIe, y estoy teniendo problemas para entender el "estándar de E / S" asociado con los pines...
¿Existe un tipo nativo en el lenguaje VHDL similar a std_logic_vector que permite crear un número de punto fijo con o sin signo para una longitud dada de partes fraccionarias y completas? Si es así, ¿se puede sintetizar?
¿Cómo se ven cantidad...
Programo mi FPGA (MAX 10) con un archivo .sof y funciona, pero cuando apago mi dispositivo, todo se borra de mi FPGA. Después de la exploración en Internet, encontré el IC de EPCS y descubrí que mi placa necesita EPCS. Pero EPCS no es compatible...
Creé una CPU de 4 bits en la última versión de Quartus. Ahora me pregunto qué archivos son necesarios si quiero poner los archivos en control de código fuente. Entiendo que los archivos bdf, sof y qpf deben ser versionados. ¿Necesito la versión...
Según este documento , necesito:
assign 0 MHz toggle rate to Toggle Rate assignments for the pin in the Assignment Editor
para colocar un pin no diferencial cerca de uno diferencial. Sin embargo, cuando estoy en el Editor de asignaciones,...
Estoy usando el quartus II para diseñar un JK Flip Flop. Sin embargo, mis resultados muestran resultados desconocidos. ¿Por qué es?
Circuito de diseño previsto:
Código VHDL:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity JKFli...
Tengo un pulso de salida oscuro en mis formas de onda de salida para mi medio sumador. ¿Es porque las entradas son altas en 40ns? Entonces, ¿debería retrasar un poco b ir a lo alto después de que un nivel bajo? El tiempo 58ns sugiere que este es...
Hay un registro en mi diseño que estoy usando para propósitos de depuración con cero fan-out. Ya que no está impulsando ninguna lógica, el sintetizador lo optimiza. Sin embargo, según mi conocimiento, el uso del atributo noprune dirigirá el sint...
Estoy utilizando Quartus II para compilar Verilog para mi proyecto FPGA. Para la depuración, uso SignalTap, que introduce muchas advertencias de tiempo. Cuando voy al informe TimeQuest, y veo las rutas de tiempo de peor caso, las 100 rutas más l...
Estoy sintetizando una aplicación de juguete en DE2, pero tengo un problema de tiempo (a pesar de que todas las entradas y salidas están sincronizadas en mi diseño). Estas violaciones están relacionadas con el "ancho de pulso mínimo" ...
¿Cóm...