¿Cuál es el estándar de E / S para las líneas de datos PCIe?

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Estoy ingresando la información de los pines de mi diseño de FPGA utilizando el PinPlanner de Altera Quartus II. Uno de los componentes de mi diseño es PCIe, y estoy teniendo problemas para entender el "estándar de E / S" asociado con los pines de datos PCIe (un rx y tx para cada carril PCIe).

Este sitio web afirma que las líneas PCIe son LVDS. Sin embargo, mirando el ejemplo dado para mi devkit FPGA (que contiene PCIe) veo que están usando estándares PCML de 1.5 V o estándares de E / S de 2.5 V, no LVDS.

¿Cuál es el estándar de E / S asociado a la línea de datos PCIe? ¿Podría el Altera Cyclone IV requerir un estándar de E / S PCIe que sea diferente de las especificaciones eléctricas de PCIe?

    
pregunta Randomblue

2 respuestas

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¿Intentó escribir "PCI Express" en Google y le dio una oportunidad para sentirse afortunado, eh? Wiki dice claramente:

  

A nivel eléctrico, cada carril consta de dos pares de LVDS o PCML unidireccionales a 2.525 Gbit / s.

enlace

    
respondido por el Socrates
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Consulte el documento de arquitectura del transceptor para su dispositivo (por ejemplo, para Cyclone IV es enlace ). En este dispositivo, la entrada refclk admite varios estándares, pero se recomienda HCSL para PCIe, los transmisores solo son compatibles con PCV de 1.5V y los receptores son compatibles con LVDS, LVPECL y PCML a diferentes voltajes. En mi diseño particular (usando Cyclone IV) usé PCML de 1.5 V para las líneas Rx y Tx y HCSL para refclk (también estoy usando un controlador de reloj HCSL en mi placa).

    
respondido por el Anon

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