Estoy utilizando Quartus II para compilar Verilog para mi proyecto FPGA. Para la depuración, uso SignalTap, que introduce muchas advertencias de tiempo. Cuando voy al informe TimeQuest, y veo las rutas de tiempo de peor caso, las 100 rutas más lentas están relacionadas con SignalTap. Todas las rutas "reales" están por debajo de esas 100 rutas de SignalTap.
¿Cómo puedo ver más de 100 rutas en el peor de los casos en Quartus II?
Simplemente agregué una ruta falsa, que funcionó como un regalo:
# Set SignalTap false path
set_false_path -to {*signaltap*}
Vaya a TimeQuest, genere los informes requeridos (me gusta usar la macro Informe de todos los resúmenes), seleccione el informe que falla, seleccione el reloj de la ruta que falla, haga clic con el botón derecho - > Tiempo de informe ..., Número de informe de rutas: ingrese un valor que le guste.
Es un poco extraño que tengas rutas erróneas allí TBH ...
Para analizar las rutas "reales" (por lo tanto, sin SignalTap), es mejor generar un FPGA sin SignalTap. No contaría demasiado en el informe cuando se saltan las primeras 100 líneas.
Lea otras preguntas en las etiquetas verilog intel-fpga quartus-ii