¿Qué archivos son necesarios para copiar / versionar mi proyecto de Quartus?

Debe archivar todo lo siguiente que tiene:

qpf Quartus Project File qsf Quartus Settings File bdf/bsf/vhd/v design source files sdc Timequest constraints file sof/pof programming files (whichever one you use)

La lista se hace más grande si has usado Qsys. No lo has hecho, y muchos proyectos no lo hacen nunca, así que lo dejo a un lado aquí.

Puedes archivar los archivos de informe, algunos lo hacen ... pero yo no lo haría. Ejecutan megabytes, o decenas de, y pueden regenerarse. Con la misma versión de Quartus / SP y los mismos archivos de origen y archivos de entrada anteriores, obtendrá la misma ejecución de síntesis y los archivos de configuración producidos a lo largo de los mismos informes.

No archivar ninguno de los subdirectorios como 'db' - son directorios de trabajo, creados durante la síntesis. La única excepción es un 'output_files' o un directorio similar que contenga pofs / sofs, si ha seleccionado la opción qsf / GUImenu para almacenarlos en un subdirectorio que no tiene aquí.

Estaba buscando la misma respuesta, aunque encontré una lista completa de archivos si usas Qsys y núcleos IP. Aquí está el enlace , la publicación está en la ruta Altera Forums > Device and Tools Related > Quartus II and EDA Tools Discussion > Version control for the Quartus project .

Conjunto mínimo de archivos

.qpf
.qsf
.qsys     ( Helps to regenerate your QSYS design. )
.sopcinfo ( required by software team )
.sof

Verilog files designed by you
      ( Files generated by QSYS don't seem to be required there on repository
        as they will be generated each time you regenerate your Qsys system.
        So you may not wish to upload synthesis folder on repository. )

Verilog files generated by Megawizard plug in manager.
      ( As it will contain information about customization of particular
        mega function. )

.pin file ( Contains information about all pins in your design. Although it can
        be eliminated, it may be useful. )
.sdc file which you have prepared.( SDC files auto generated by Quartus may be ignored. )

.qip file generated by Qsys
      ( available in synthesis folder once you generate QSYS design.
        only .qip, not all Verilog and other files. )
      ( without those .qip you have to open a qsys file then
        the project can auto load qsys IP into the project. )

Sugerencias de IP

You can avoid these IPs almost entirely by using
i) Inference (so you can write behavioural, mostly portable VHDL code)
    http://www.altera.co.uk/literature/hb/qts/qts_qii51007.pdf
ii) using the altera_mf library yourself (instantiate the megawizard IPs
    without using the megawizard). For example, the alsyncram megafunction
    can be found in quartus help.
    http://quartushelp.altera.com/13.0/mergedProjects/hdl/mega/mega_file_altsynch_ram.htm .
    The parameter list are the generics to the component.

Minimum set for IP:
    .v wrapper and megawizard .v
    .qip, .sip