Hice algunos cambios en un diseño en Quartus y en Qsys. Ahora, cuando cargué el diseño en mi FPGA con el programador de Quartus, recibo un mensaje sobre los opencores y ese tiempo es ilimitado. El msg no estaba allí con el diseño original.
¿Por qué aparece y cuáles son las limitaciones que menciona el msg?
Altera permite la evaluación de sus núcleos IP utilizando lo que llama una licencia de evaluación de OpenCores Plus.
El mensaje que esto significa es que está utilizando un núcleo de IP en su diseño para el que no ha adquirido una licencia (probablemente NIOS basado en su otra pregunta), y como tal, Quartus compiló el diseño basándose en la licencia de evaluación.
Los términos de la licencia dicen que se le permite probar el núcleo, y que puede usar el archivo de software compilado durante el tiempo que desee, siempre que esté conectado a la computadora que lo compiló a través de JTAG.
Si desconecta la placa de la computadora, seguirá funcionando hasta donde lo recuerde hasta 1 hora. Después de una hora, la licencia caducará y el núcleo sin licencia se reiniciará hasta que reinicie el diseño o lo vuelva a conectar a la computadora que lo compiló.
El archivo SOF original, una vez más, basado en su pregunta, fue compilado por Terasic, quien habrá comprado una licencia para cada uno de los núcleos IP que están usando. Esto significa que el archivo original se compiló con una licencia completa, no una licencia de evaluación, por lo que la protección de tiempo de espera está desactivada.
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