Estoy tratando de sintetizar un diseño de Verilog del sistema en un dispositivo Stratix 10 usando quartus II v.17 pero continúo recibiendo el siguiente error.
Error (18994): el esquema de configuración "serie pasiva" no es válido para el dispositivo
A todos mis puertos de nivel superior se les ha asignado VIRTUAL_PIN ON ya que es solo una pequeña parte de un diseño más grande y solo quiero ver si se sintetiza. El error se produce en todos los dispositivos Stratix 10.
¿Qué está causando el error y cómo lo soluciono?
Gracias.