¿Qué es el archivo de salida de Verilog (.vo)? Cuando se crea?

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¿Qué es el archivo de salida de Verilog (.vo)? Cuando se crea?

#1 de Evan (1 votos)

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Estaba ejecutando la simulación de diseño de referencia de PCI Express en Modelsim. La compilación falló y se mostró un error "no se puede abrir el archivo top_core.vo en modo de lectura". Revisé la carpeta correspondiente, pero faltaba ese archivo en particular. Un archivo verilog con el mismo nombre (top_core.v) se encuentra en la misma ubicación.

Después de revisar todo el documento, lo que entendí es que el archivo de salida verilog es creado por Quartus II cuando se compila. Entonces por qué no está sucediendo en mi caso. ¿Hay algún otro método para hacer top_core.vo desde el archivo top_core.v?

verilog modelsim quartus-ii

pregunta tollin jose

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Un archivo .vo es un archivo de "salida de verilog". Se debe generar en el directorio $ PROJECT / simulation / modelsim /. Contiene su módulo de verilog de nivel superior más anotaciones que especifican las restricciones de tiempo para los pines IO de su dispositivo real, de modo que el simulador pueda verificar los tiempos de configuración y retención del IO.

Puede generarlo desde el menú Procesando > > Iniciar > > Inicie EDA Netlist Writer, luego puede agregarlo a su simulación.

Creo que puedes hacer una simulación funcional (en lugar de una sincronización) simplemente usando el archivo fuente original .v, pero honestamente tampoco lo tengo funcionando.

¿Qué es el archivo de salida de Verilog (.vo)? Cuando se crea?

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