Estoy intentando inicializar un std_logic_vector pero me da un error, aquí está la línea de código:
signal a_in: std_logic_vector(7 downto 0) := (7 downto 4 => "1111", others=>'0');
error es
String literal found where non-array type...
Tengo un diseño en Quartus que incluye un módulo RAM (en chip) que se creó utilizando el mega wizard de Altera. El asistente me advierte que para simular necesito incluir el archivo altera_mf .
Cuando cargo mi diseño en Modelsim y trato...
Tengo el siguiente código, que describe un elemento simple con dos registros y un sumador. También hay algunas señales de control, que son básicamente "habilitaciones de carga" para esos registros.
Cada registro envía su valor a una señal int...
Motivación:
Cuando construyo un componente de hardware que consta de muchos subcomponentes, entonces necesito probar los subcomponentes antes de conectarlos y hacer un banco de pruebas completo en VHDL. En algunos casos, probar la funcionalida...
Estoy intentando implementar un simple divisor de frecuencia de 9 bits usando el módulo LPM_counter.
Hardware y software en uso:
ALtera Max V-CPLD
Edición web 15 quartus II de 64 bits
ModelSim Altera Starter Edition 10.3d
Escribí un p...
Estoy intentando compilar un diseño en modelsim (que soy nuevo) y sigo recibiendo el siguiente error para uno de los archivos ...
(vcom-1491) Empty source files.
He buscado soluciones por todas partes y no puedo encontrar una respuesta. Has...
Soy nuevo en modelar sim.
Tengo este vhdl
- Codifique su diseño aquí
library IEEE;
use IEEE.std_logic_1164.all;
entity my_and is
port(x : in std_logic; y : in std_logic; z : out std_logic);
end entity my_and;
architecture rtl of my_and is...
Quiero compilar y simular este sencillo ejemplo de UVM usando la herramienta Modelsim-Altera 10.1d.
module uvm_first_ex;
import uvm_pkg::*;
'include "uvm_macros.svh"
initial begin
'uvm_info("ID","WELCOME TO UVM",UVM_MEDIUM);
end
end...
He estado trabajando en este tema durante días y no he podido resolverlo. Esperaba que alguno de ustedes pudiera ayudarme a resolver este problema.
Entonces, cuando ejecuto mi código SV en Quartus y lo compilo, no recibo ningún error. Esto ta...
Quiero hacer un banco de pruebas para mi mux21 pero no puedo encontrar una manera, y en línea no hay nada claro, aquí está mi código.
library IEEE;
use ieee.std_logic_1164.all;
entity mux21 is
port( a,b,sel: in std_logic;
s: out std_lo...