Por mi vida no puedo entender por qué no obtengo una salida de este banco de pruebas y la entidad que he creado. Lo he intentado de varias maneras diferentes con la SALIDA y nunca lo he hecho. Sé que esta es una pregunta de noob, pero soy un noo...
Si una persona está creando un sistema utilizando números de punto fijo, se implica un punto decimal. En este caso, si uno va a utilizar la ventana de onda para ver el resultado, será beneficioso ver el valor real del número de punto fijo en la...
FPGA podría conectarse a muchos dispositivos como dispositivos de memoria (SRAM, SDRAM, DDR RAM), convertidores de datos y varios otros circuitos integrados complejos. ¿Es una práctica normal modelarlos en un banco de pruebas para que la verific...
Mi VHDL-testbench carga un archivo de texto. Quiero poder establecer el nombre de archivo desde el exterior. Como uso ModelSim (edición inicial de Altera) para simular mi diseño, debería ser posible establecer la cadena que contiene el nombre de...
Tengo tres variables, x, y, z que actúan como una entrada para mi modelo SV. Cada una de las entradas es de datos binarios de 16 bits de longitud y tengo 500 valores de ellos. Necesito proporcionarlos como entrada para mi módulo en cada posición...
Estoy diseñando un circuito de encriptación simple en Xilinx Virtex-5 FPGA. He dado la restricción de tiempo en la UCF de la siguiente manera:
NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIOD "clk" 25 ns HIGH 50%;
Mi diseño no tiene ningún...
En un determinado banco de pruebas de simulación que usa questasim, estoy tratando de leer los archivos con números enteros que parecen,
0000
0001
0005
3864
2290
1234
.
.
.
0002
0004
0006
4532
3457
.
.
.
Mi objetivo aquí es leer el archivo...
Editar: es algo con el módulo simulate_camera_output que no le gusta a Modelsim. Probado con un módulo de prueba simple y funciona bien.
Buscando una manera de obtener un registro de compilación de Modelsim.
'timescale 1ps / 1ps
mo...
Tengo un script de compilación que ejecuto antes de simular en QuestaSim 10.7:
vcom -vhdl -2008 my_lib -check_synthesis src/mux.vhd
vcom -vhdl -2008 my_lib -check_snythesis src/clockdivdeby2.vhd
...
Recibo una salida en el terminal de la si...