El archivo wlf contiene los datos del volcado de onda. Por alguna razón recibo este mensaje en mi computadora:
# File in use by: leader Hostname: DESKTOP-LEADER7 ProcessID: 14602
#
# Attempting to use alternate WLF file...
Al usar SystemVerilog y ModelSim, quiero monitorear los valores de algunas señales en mi diseño cuando el reloj está en su borde negativo. Extrañamente, el código responde en ambos bordes (positivo y negativo). Aquí hay un ejemplo de trabajo mín...
Una IP de Vivado está generando una cantidad excesiva de advertencias de Modelsim que dificultan la evaluación de la simulación de las advertencias que realmente me interesan.
Lo veo en el comando Modelsim documentación que para suprimir un...
ModelSim no puede compilar esto en VHDL:
constant mem_size_bytes: integer := x"FFFFFFFF";
Dice:
Bit string literal found where non-array type std.STANDARD.INTEGER was expected.
Del mismo modo para;
if address< x"3FFFFF" then
di...
El valor devuelto por ahora podría estar en ps o ns o alguna otra unidad. ¿Cómo puedo saber cuál es la unidad si el valor devuelto es y qué se utiliza en modelsim o VHDL para controlar esta unidad o la resolución del tiempo?
Tengo un diseño que incluye dos módulos, uno que transmite datos paralelos a un módulo UART_TX, y el módulo UART_TX envía los datos en serie. El transmisor de datos utiliza una máquina de estados para generar datos diferentes cada vez que utiliz...
Estoy intentando simular un banco de pruebas en ModelSim, pero cuando ejecuto la simulación, nunca avanza en el tiempo. El delta tampoco aumenta.
¿Existen consejos útiles para la depuración en una situación como esta? Sospecho que el problema...
Estoy tratando de simular (prueba funcional) un proyecto que contiene mis propios códigos y algunas instancias de Altera Floating Point IP Core generadas utilizando MegaWizard en ModelSim.
Todos los bloques de IP instanciados, como ALTFP_DIV,...
He extraído la fuente VHDL de mi diseño de Xilinx ISE.
Utiliza la biblioteca UNISIM para modelar tablas de consulta y flip-flops y otros componentes.
Cuando simulo mi diseño VHDL (un circuito combinado) utilizando ModelSIM, no se muestran demor...
Creé un banco de pruebas para un diseño VHDL que incluye modelos de circuitos integrados para verificar los requisitos de temporización de la interfaz. Dentro de cada modelo, instalo un paquete genérico ( genpkg ) para imprimir los errores detec...