Preguntas con etiqueta 'modelsim'

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¿Cómo agregar la biblioteca Xilinx a Modelsim?

Estoy intentando simular un diseño de ejemplo de un IP Core, pero la versión de ModelSim que he instalado (Altera Edition / Linux) no está vinculada a la biblioteca Xilinx. ¿Cómo puedo agregar de forma permanente o temporal la biblioteca Xilinx...
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Agregado de 2 vectores en VHDL

Estoy comprobando lo que puedo y no puedo hacer al agregar y concatenar en VHDL. aunque puedo combinar dos vectores concatenándolos, sigo recibiendo errores si uso el agregado. Vi una respuesta aquí muestra que es posible. ¿Puede algu...
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¿qué tan lentas son las licencias gratuitas de modelim?

Sé que en licencias libres de simulaciones de modelsim / questa se ejecutan más lentamente que la versión completa. Pero, ¿qué tan lento? ¿Será 2x 3x 10x más rápido en la versión de pago? ¿qué pasa con la versión gratuita de actel / micros...
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¿Cómo comparo las formas de onda de múltiples simulaciones en QuestaSim / ModelSim?

Quiero comparar el resultado de la forma de onda de diferentes tets. Entonces, básicamente, el estímulo de la prueba cambia, pero la unidad bajo prueba es la misma en todos los casos. ¿Qué pasos debo seguir para hacer esto? Esencialmente quie...
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En verilog, ¿qué efecto tiene el operador no (!) en alta impedancia y no importa las condiciones?

Estoy escribiendo un cierto verilog y simulándolo usando modelsim. Tengo un bloque que se parece a esto: if(wr_req & !cam_busy & !lookup_latched & !cam_match_found & !cam_match_found_d1) begin cam_we...
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Gráfico de histograma en ModelSim Simulator

Tengo una memoria (banco de registros), este banco tiene 255 registros de que cada registro contiene un número de 16 bits, el tipo de registros es STD_LOGIC_VECTOR pero no hay problema si los convierto a enteros Quiero mostrar un gráfico de h...
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Usando paquetes genéricos con tipo protegido en Modelsim 10.xy

Estoy tratando de usar paquetes genéricos con un tipo protegido en Modelsim 10.0a. La nota técnica vhdl2008.note indica:    un paquete genérico básico y su creación de instancias con algunos notables   restricciones:       las listas gené...
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¿Cómo hacer referencia a subconjuntos de lógica [31: 0] en SystemVerilog?

(Tengo dos preguntas para ti al final.) Estoy usando SystemVerilog para hacer varios ejercicios (para edificación personal) en el capítulo 7 de Diseño digital y arquitectura de computadora . Estoy usando Quartus II 13.1.2 Web Edition de Alte...
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No hay salida con for loop

He estado trabajando en este problema durante un par de días y todavía no puedo resolverlo. Me pregunto si alguien me puede ayudar con esto. Solo puedes enfocarte en el proceso de video en la parte inferior del código a continuación. En cada lí...
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¿Por qué Modelsim dice que las variables compartidas VHDL deben protegerse?

Así que creé una variable compartida en un código puramente no sintetizable. Al compilar ModelSim genera una advertencia:    (vcom-1236) Las variables compartidas deben ser de un tipo protegido. ¿Por qué es una advertencia y no un erro...