Preguntas con etiqueta 'modelsim'

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ModelSim Altera: ¿simulando el módulo “lpm_add_sub”?

Estoy tratando de simular un módulo verilog que usa el módulo "lpm_add_sub" para proporcionar un sumador con un arrastre por separado (por alguna razón, Quartus II no reconoce ese a+b+c donde c es un solo bit se puede implementar e...
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¿Simulando FPGA de Altera con una versión anterior de ModelSim?

Espero hacer un trabajo de desarrollo en FPGA de Altera que probablemente sea más grande de lo que es compatible con la edición gratuita de ModelSim. Tengo una copia antigua de la versión completa (versión 6.5, creo). ¿Es probable que funcione p...
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VHDL: ¿Qué significa STD_INPUT y STD_OUTPUT que aparecen en std.textio?

El paquete contiene las siguientes líneas: entrada de archivo: TEXTO está en "STD_INPUT"; SALIDA de archivo: el TEXTO sale "STD_OUTPUT"; Por alguna razón, estos me recuerdan los flujos de entrada y salida estándar de mis lecciones en lengu...
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El proceso VHDL requiere múltiples ciclos de reloj

Escribí un contador simple en VHDL para un contador de programa. Todo se hace en un proceso, pero lo que no entiendo es que en la simulación, la adición del contador del programa solo se realiza en el siguiente evento de reloj, en lugar de hacer...
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Modelsim - Problema de verificación extraño con DDR y Xilinx UNISIM

Estoy haciendo la verificación del componente VHDL usando OVM y encontré problemas serios. He encontrado que el problema está en un componente específico y un entorno creado específicamente para él. Es un convertidor de interfaz de RGMII a inter...
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Error de ModelSim: “no se pudo encontrar el intérprete” ScintillaTk “”

He instalado ModelSim 10.4 X64, cuando quiero abrir un archivo vhd en el editor, se muestra un error en la ventana "Transcripción" como: "no se pudo encontrar el intérprete" ScintillaTk "" Hice una búsqueda al respecto y descubrí que este pro...
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Diseñe un flip-flop T en VHDL usando Modelsim, los valores de la señal no cambian como se esperaba

Estaba intentando diseñar un TFF en VHDL. Escribí el siguiente código library ieee; use ieee.std_logic_1164.all; entity TFF is port( T: in std_logic; clk: in std_logic; Q, Qn: out std_logic ); end entity; architecture behavio...
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¿Es posible tener múltiples ventanas de onda en ModelSim?

¿Es posible tener múltiples ventanas Wave abiertas en ModelSim simultáneamente? Sé que es posible agregar varios "Paneles de ventana" en una sola ventana de Wave, pero es tan defectuoso y poco flexible que es apenas útil o productivo (o inclu...
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¿Cuál es la forma estándar de representar números de punto fijo en VHDL?

¿Existe un tipo nativo en el lenguaje VHDL similar a std_logic_vector que permite crear un número de punto fijo con o sin signo para una longitud dada de partes fraccionarias y completas? Si es así, ¿se puede sintetizar? ¿Cómo se ven cantidad...
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La simulación QuestaSim / ModelSim me da un valor desconocido en la ventana de onda. Sin embargo, los obtengo como X y X, ¿cuál es la diferencia entre los dos?

¿Cuál es la diferencia entre X grande y X pequeño cuando recibimos señales rojas (desconocidas) en QuestaSim? Asumiría que también es lo mismo en la simulación de ModelSim.