He diseñado un Loop de Costas para la sincronización del operador en MATLAB, aquí está mi código:
% Siraj Muhammad
% 25/3/2015
% BPSK Demodulator
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
load RRC.mat
fc = 0.0500001;
phase_offset = pi/7;
N = length(r...
He creado una puerta de systemc-xor en eclipse. Funciona bien con un banco de pruebas SystemC.
Eclipse ofrece la posibilidad de realizar un acoplamiento con VHDL, por lo que puedo hacer un banco de pruebas en VHDL y luego simularlo con models...
En mi diseño, hago uso de la Biblioteca / IP ATLPLL que es para convertir la frecuencia del reloj en consecuencia para mi diseño. Estoy usando la placa De0-Nano para mi proyecto que tiene FPGA con ciclón IV.
La biblioteca ATLPLL trabaja en la pl...
Tengo un problema con un módulo que uso para la rotación de un vector. Tengo dos operaciones, una usa 2 módulos rotLeft y la otra usa 2 rotRights. Originalmente, había ocupado problemas de overmapping de Slices, lo que me llevó a combinar los mó...
Tengo un archivo binario que representa el contenido de la memoria de un dispositivo de memoria. Quiero cargar estos en mi banco de pruebas. Obviamente, el archivo hexadecimal no es un archivo de texto, por lo que no existe ningún concepto de sa...
Esta pregunta es bastante específica, lo que dificulta su respuesta.
Estoy usando el software Quartus Prime de Altera para hacer un diseño FPGA en VHDL. Quartus exporta a Modelsim para la simulación. Estoy escribiendo módulos VHDL individuale...
El numeric_std.vhdl dice esto:
type UNSIGNED is array (NATURAL range <>) of STD_LOGIC;
type SIGNED is array (NATURAL range <>) of STD_LOGIC;
¿Esto significa que los no firmados y firmados tienen std_logic como sus subtipos?...
Por lo que yo sé, en un FIFO, mientras seguimos leyendo, eventualmente se quedará vacío, es decir, no habrá más datos dentro y su salida se convertirá en 0x0. Si continuamos leyéndolo después de que esté vacío, causaremos un "subdesbordamiento"....
Estoy tratando de verificar un bloque que creé usando Modelsim pero tengo un pequeño problema con la generación del reloj. Me gustaría que el banco de pruebas produjera un reloj de 5 ns (200 MHz) con el siguiente código ...
Período:
CONSTAN...
Este es un modelo Verilog de una serie de flip-flops D con línea de habilitación junto con un banco de pruebas utilizado en ModelSim Altera:
module Register_Design #(parameter Width = 4)
(
input Clock, Reset, Load,
input [Width - 1:0...