Ahora estoy intentando inicializar el compilador Intel HLS (síntesis de alto nivel), y descargué Quartus, VS 2010 professional y ModelSim.
Cuando ingreso el comando en el símbolo del sistema, algo salió mal como se muestra en la captura de pa...
He creado un contador de 4 bits con las siguientes entradas y salidas
relojN: reloj bajo activo
clearN: active low clear
cP: Cuando está alto, el contador cuenta. Cuando está bajo, el contador permanece igual.
eP: activa alta. Esto a...
Utilizo el comando vcd files en ModelSim para grabar archivos vcd para diferentes pasos de simulación algo como esto:
vcd files ../vcd/_my401.vcd
vcd add -file ../vcd/_my401.vcd -r testbench/*
run 2us
vcd off ../vcd/_my401.vcd
vcd flush...
Estoy trabajando en una nueva iteración de un diseño anterior que requería un dominio de reloj que cruce el FIFO y un decodificador Viterbi. Ambos de estos son Altera IP.
Al armar un banco de pruebas, noté que la salida del decodificador Vite...
Tengo un diseño VHDL de la entidad del generador de reloj que requiere 8 parámetros de entrada y según los parámetros genera una salida de reloj única. He probado utilizando un solo banco de pruebas VHDL y simulé en Modelsim. Ahora quiero genera...
He escrito un banco de pruebas VHDL para probar un diseño Verilog. Un módulo Verilog de nivel inferior crea una instancia de algunos FIFO a través de Altera Megawizard. El código FIFO leído está debajo:
// synopsys translate_off
'timescale 1 p...
Tengo que generar la forma de onda en modelsim, con datos que provienen de un osciloscopio NI (instrumento nacional). Los datos son la amplitud y el tiempo, describe una forma de onda de un sensor en una máquina. El objetivo es servir como entra...
En Quartus ii schematic diagram , he generado un lpm_ff . Entonces he convertido el diseño a un archivo .v. cuando quiero usar este flip-flop en un módulo, se compila sin problemas, pero cuando quiero simularlo con modelsim re...
Simulé con éxito mi código Verilog en ModelSim-Altera Starter Edition. Quiero incorporar MATLAB / Simulink en mis simulaciones. Sin embargo, fallé. Tengo este error en ModelSim-Altera Starter Edition:
Advertencia: el verificador HDL no adm...
Soy bastante novato en VHDL, pero decidí practicar hoy mis habilidades en el diseño de un sumador completo. Pensé en una tarea simple, excepto que de alguna manera no puedo simular mi código correctamente, aunque cuando lo compilo no obtengo un...