Preguntas con etiqueta 'modelsim'

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Transferencia de datos de Latch a PIPO

Este programa está en Verilog y simulando en Modelsim. Estoy tratando de transferir datos de 48 bits de 192 bits a Parallel in Parallel Out (Registro) en 4 ranuras. No estoy obteniendo salida en PIPO. Los datos no se transfieren a la salida d...
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Registro de 1 byte dividido en 2 salidas Nibble que no funcionan VHDL / ModelSim

He hecho un registro de instrucciones de 1 byte en VHDL. En lugar de tener una salida de 1 byte, he creado una salida de nibble superior y una salida de nibble inferior. La salida de nibble inferior es especial porque utiliza un búfer de tres es...
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¿Por qué modelsim muestra St0, St1 y Pu0 para el valor de la señal lógica?

El bloque de diseño en cuestión es generado por Quartus, es la megafunción del registro de desplazamiento. Cuando simulo el diseño, encuentro que algunas de las señales no muestran 0 o 1, sino que muestran una expresión diferente para el valor:...
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Arreglos multidimensionales VHDL con diferentes tamaños internos

Me pregunto si es posible o no crear matrices bidimensionales que tengan diferentes tamaños internos. Por ejemplo puedo crear type type1 is array(0 to N-1) of std_logic; type type2 is array(0 to M-1) of type1; signal mysig : type2; con N...
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deshabilite el elemento "show base" en Modelsim para automatización

Intento escribir un archivo do do do para la automatización. Quiero deshabilitar el elemento "mostrar base" en forma de onda. Entonces, ¿qué es el comando?     
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Verilog Alternador de bit síncrono (Quartus / Modelsim) - Altera FPGA

Estoy tratando de hacer un alternador de bits simple con el fin de aprender cómo usar verilog para el diseño FGPA y cómo simular en modelsim. Aquí está mi código: module top ( input wire clk, output reg data ); initial begin data...
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Cómo invertir los elementos en un tipo de matriz

Tengo una función que funciona con una cadena pasada a ella. La cadena debe definirse como "a to b" en lugar de "a downto b". Tengo las siguientes preguntas: ¿Cómo saber si la cadena pasada se define en orden ascendente o descendente? ¿Por...
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¿Cómo usar correctamente los arreglos 2D empaquetados como entradas y salidas de la tarea de verificación?

En una parte de mi proyecto verilog, estoy asignando datos al registro M [i] leyendo del registro N [j]. He escrito y simulado el código en verilog sin ningún problema. Como este patrón en particular se repite muchas veces en un módulo, me gusta...
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Cómo usar un tipo de matriz como parámetro de un procedimiento

Quiero leer los valores de entrada de un archivo y almacenarlos en una matriz He definido un tipo de matriz personalizado en un paquete como: TYPE qit IS ('0', '1', 'Z', 'X'); ... Type qitArray IS Array(Natural Range <>) OF qit; y...
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Usando diferentes compiladores en el mismo proyecto vhdl

Actualmente estoy trabajando en un microprocesador mips para una de mi clase usando las herramientas de modelsim. Quiero poder trabajar en el mismo proyecto si estoy en casa en mi PC con Windows o en cualquier lugar con mi Macbook sin tener q...