Motivación: Cuando construyo un componente de hardware que consta de muchos subcomponentes, entonces necesito probar los subcomponentes antes de conectarlos y hacer un banco de pruebas completo en VHDL. En algunos casos, probar la funcionalidad básica de los subcomponentes solo requiere clk y reinicio. Cuando solo se necesita un clk y un reinicio, no hay necesidad / ganancia en la creación de un banco de pruebas VHDL. En mi caso, estoy creando dispositivos IO para un procesador y quiero probar la interfaz del procesador de cada dispositivo IO. Para probar la interfaz del procesador, escribo un código C que accede a mi dispositivo bajo prueba (DUT) y coloco el código C en la memoria de arranque del procesador. Todo lo que debo hacer para que la prueba se ejecute es conectar las 5 señales de la interfaz del procesador y un reloj y la señal de reinicio.
Problema : Descubrí que modelsim puede simular dos unidades de diseño al mismo tiempo, iniciando la simulación con:
vsim -i work.myProcessor work.DUT
¿Puede alguien decirme cómo puedo conectar dos señales de manera que una señal de una entidad dirija la señal de la otra entidad? Creo que esta es una forma muy rápida y poderosa de hacer pruebas muy básicas.
Me imagino que conectar dos señales sería algo como esto:
when {/myProcessor/clk'event and /myProcessor/clk='1'} {
set signalX [examine -binary /myProcessor/signalX]
force /DUT/signalY [echo $signalX]
}
Pero no he podido encontrar ninguna documentación sobre este asunto. Así que mis preguntas son:
- ¿Alguien ha intentado simular dos unidades de diseño en Modelsim?
- ¿Alguien puede señalarme alguna documentación de Modelsim sobre co-simulación?
Espero que esto tenga sentido.