¿Cómo obtener un archivo UCF predeterminado de Xilinx Virtex-5 XC5VLX110 ?
No parece estar en ninguna parte. Si tengo que hacerlo por mi cuenta, ¿me dejaría saber cómo generar un archivo UCF para un Xilinx Virtex-5 XC5VLX110?
Qué son:
"Número utilizando solo salida de O6: 1,511",
"Número utilizando solo salida de O5: 37",
"Número de registros Slice: 1,866",
"Número de 36k BlockRAM utilizado: 2"
¿Cómo puedo obtener más información sobre...
Estoy usando varios FPGAs Xilinx y tableros desde Spartan3E hasta KC705 / VC707 y estoy muy familiarizado con los archivos UCF, pero hay una pregunta que me molesta ...
¿Por qué traducir para Virtex-6 no se conoce IOSTANDARD LVDS, pero sí pa...
Estoy usando la versión más reciente de Xilinx ISE Webpack (v14.7). cada vez que trato de usar la declaración fork-join (en Verilog), recibo este error:
ERROR: Xst: 850: Declaración de horquilla no admitida.
¿Este tipo de bloque no es comp...
Estoy planeando diseñar un controlador para conectores VGA, y para propósitos de prueba tengo una placa de evaluación de un CPLD. Concretamente, el tablero es el CoolRunner-II de Digilent con el XC2C256 CPLD de Xilinx. Pero mi intención es imple...
¿Cómo puedo cambiar todo mi diseño usando ISE (FPGAditor, planear con anticipación, ...) a una nueva ubicación?
No quiero cambios en el enrutamiento, sino cambios solo en la ubicación.
Gracias.
Estoy desarrollando un circuito sistólico parametrizado en VHDL, usando genéricos. Exhibe regularidad en 2 dimensiones.
Estoy a punto de sintetizarlo en Xilinx FPGA. Sospecho que vale la pena informar al sintetizador lógico sobre esta regul...
Obtengo el siguiente resumen de tiempos de la síntesis:
Timing Summary:
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Speed Grade: -1
Minimum period: 9.982ns (Maximum Frequency: 100.180MHz)
Minimum input arrival time before clock: 4.597ns
Maximum output require...
Estoy trabajando en XAPP495 en el tablero de Digilent Atlys con ISE 14.7
Quiero ejecutar y probar "vct_demo" que viene con el XAP 495. Intenté compilarlo (con ISE 14.7) y fallí debido a los siguientes errores:
ERROR: PhysDesignRules: 2502 - P...
Este es el módulo superior que combina el registro de desplazamiento circular, el multiplexor y el sumador.
'timescale 1ns / 1ps
module top(
input CLK,
input [9:0] imgPixel,
output [15:0] WORD_OUT
);
integer j;
reg imgPixBit;
wire [15:0...