Mi módulo ha buscado un valor específico en la RAM y luego devuelve su dirección de ubicación.
Cuando escribí un banco de pruebas, ¡veo que el módulo no funcionó correctamente! siempre el valor de salida es "no importa". Aunque he inicializado l...
Necesito crear un módulo que sea responsable de buscar en la memoria general para encontrar un valor específico y devolver la ubicación de la dirección, pero tengo el siguiente error después de hacer Synthesize en Xilinx.
Loop count limit exce...
En algunas capturas de pantalla vi que las personas tenían módulos VHDL dentro de otro módulo VHDL en la ventana de Orígenes en ISE Project Navigator. Cada vez que intento agregar un nuevo módulo VHDL (usando RMB - > Nueva fuente ...) se crea...
He extraído la fuente VHDL de mi diseño de Xilinx ISE.
Utiliza la biblioteca UNISIM para modelar tablas de consulta y flip-flops y otros componentes.
Cuando simulo mi diseño VHDL (un circuito combinado) utilizando ModelSIM, no se muestran demor...
Estoy usando Xilinx ISE 13.1 x64 WebPack para una asignación universitaria y estoy implementando un BCT por el bien de ella. Es un ternario codificado en binario. Como un BCD, pero con solo tres dígitos (0, 1 y 2), para disminuir la cantidad de...
Me preguntaba si hay alguna manera de escribir código VHDL, y luego puedo cargarlo en la placa Mojo V3.
El IDE de Mojo V3 es compatible con Verilog / Lucid, ambos idiomas con los que no estoy familiarizado.
Gracias de antemano.
Tuve algunos problemas al propagar la entrada del registro de 8 BIT a la salida utilizando el registro de 8 BIT SR8RLED en Xilinx ISE.
El registro tiene los siguientes parámetros:
SLI - Shift Left Input
D[N] - Input bus
L - Load e...
La advertencia anterior aparece cuando intento sintetizar el diseño de mi procesador RISC, he comprobado minuciosamente mi simulación y está a la altura pero no sé cómo interpretar Mram_reg_11_RAMD_D1_O ya que no hay ninguna señal de este nombre...
¿Cómo puedo comparar dos enrutamientos en ISE (plan a continuación, editor de fpga, ...)?
Tengo el mismo código Verilog con dos ubicaciones (archivo UCF diferente)
Quiero saber si el enrutamiento entre bloques y LUT (y otros) es igual o no.
B...