¿Cómo puedo comparar dos enrutamientos en ISE (plan a continuación, editor de fpga, ...)?
Tengo el mismo código Verilog con dos ubicaciones (archivo UCF diferente) Quiero saber si el enrutamiento entre bloques y LUT (y otros) es igual o no. Básicamente, cuando coloco y enrute el mismo diseño dos veces, ¿hay alguna forma de comparar el enrutamiento entre ellos?
¿Qué algoritmo utiliza ISE en el enrutamiento? ¿Puedo calcular la longitud del cable en el enrutamiento y comparar?
