Soy un principiante verilog.
Creé un diseño usando Verilog directo y luego lo probé usando las herramientas de diseño ISE. Funciona muy bien.
Me gustaría sintetizar esto para ver los recursos que se consumirán, pero para hacerlo parece req...
Estoy usando la cadena de herramientas Xilinx y me gustaría automatizar (con scripts TCL) algunas cosas. Si bien ISE Suite se puede automatizar ampliamente a través de TCL y su shell de TCL ( xtclsh.exe ), no parece haber ninguna manera pa...
Tengo un diseño de CPLD que tiene un pin de repuesto (depuración). Estoy intentando averiguar si es posible usar el archivo UCF para seleccionar en qué puerto de salida (NET) se convierte el pin.
Sin embargo, el problema es que tengo dos rede...
Generé el modelo de simulación posterior a la ruta de Verilog de mi módulo Verilog original, usando Xilinx ISE. Generará un módulo Verilog utilizando primitivas de nivel LUT y fpga como IBUF, X_LUT4, ...
Al intentar compilar este código dire...
Estoy trabajando en un proyecto VHDL que es una prueba pequeña de SDRAM. Tengo estas entidades:
arriba
sdramwrapper
sdram < - el núcleo IP generado sdrampkg < - contiene un paquete que contiene constantes utilizadas en varios lugar...
Estoy sintetizando un diseño bastante grande en Xilinx ISE 14.4 y me gustaría excluir ciertos módulos de la optimización. ¿Es eso posible?
El diseño que estoy sintetizando es el microprocesador LEON3. He modificado la tubería de la Unidad Int...
Obtengo el siguiente resultado cuando compilo mi código en ISE. Dice que el CPLD está lleno, pero no puedo dejar de notar que el optimizador debería poder mover elementos de diferentes bloques de funciones para optimizar el ingreso de macrocelda...
Estoy creando una CPU personalizada y me gustaría que fuera programable sobre la marcha en lugar de un código duro en VHDL. El problema que tengo es que sin el código inicial para que se ejecute la CPU, el ISE recortará grandes cantidades de mi...
En Xilinx ISE, he generado una pieza de hardware muy simple y al mirar el diseño enrutado, no estoy seguro de cuáles son algunas de las piezas y necesito alguna aclaración sobre cuáles son algunas de estas piezas. En este ejemplo, se eligió un d...
Tengo una entidad que tiene un tipo de matriz como se muestra a continuación:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
Entity LCD_Memory is
port (CLK, Reset, WR : IN std_logic;...