library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ctrl_unit is
port( clock_cu: in std_logic;
rst_cu: in std_logic;
P...
Acabo de terminar de escribir un diseño bastante completo en ISE 14.7 dirigido a un dispositivo Virtex7. La simulación de comportamiento (en Isim) toma un tiempo pero funciona perfectamente.
Por lo tanto, intenté pasar al siguiente paso agreg...
He estado trabajando en un programa para la clase que actúa como un cronómetro, pero he tenido problemas donde no funciona. (Solo se utiliza un dígito, el primero que se mostrará en la pantalla de cuatro dígitos, y siempre está en 0).
Después de...
En ISE, es posible seleccionar varias "Opciones de inicio" para generar la imagen FPGA haciendo clic derecho en "Generar archivo de programación", seleccionando "Propiedades del proceso" y luego haciendo clic en "Opciones de inicio". Las opcione...
Quiero implementar el siguiente circuito contador de programas de 32 bits:
yesteesmicódigoverilogactual:moduleprogram_counter(d,inc,ld,clr,clk,Q);input[31:0]d;inputinc,ld,clr,clk;outputreg[31:0]Q;reg[31:0]q_inter;always@(posedgeclk)beginif(clr)...
Mi FPGA Spartan 3E admite un reloj de 50 Mhz a través de ociladores. Ahora estoy usando la conexión de cable RS-232 para enviar bits de salida en serie a mi sistema de computadora usando HyperTerminal / RealTerm.
Sin embargo, las velocidades...
Tengo un módulo Verilog que actúa como un archivo de registro (una serie de registros y algunos puertos de acceso) con una señal de control que proviene de otro módulo que controla cuándo ocurre la escritura en uno de los registros.
La idea e...
¿Alguien puede decirme cómo obtener el número de pares de LUTs-ff y la celda lógica utilizada en la condición más eficiente e ineficiente en mi Resumen de diseño de ISE?
Puedo ver que hay datos de 'Número de LUT de corte' y 'Número de Flip-fl...
Estoy usando Xilinx ISE v8.1, y lenguaje VHDL. Tengo un diseño simple implementado utilizando un enfoque de comportamiento, que me brinda un conjunto de funciones combinatorias.
Puedo ver el esquema del resultado después de la síntesis yendo...
Estoy usando ISE para escribir mi primer código de verilog.
escribí un contador:
'timescale 1ns / 1ps
module my_counter( input clk , output reg [3:0] out);
always @(posedge clk) begin
out <= out+1 ;
end
endmodule
luego usé IS...