Recibo el error "el diseño no contiene instancias", pero no puedo descubrir la causa del error a pesar de buscar en Google y probar las soluciones sugeridas en los foros. A continuación se muestra un resumen del informe para el diseño, ¿alguna i...
Soy nuevo en la programación para FPGA, por lo que me recomendaron usar un traductor de C / C ++ a VHDL disponible.
El problema es que hay toneladas de información y casi todos los programas buenos necesitan una licencia costosa.
Me darán...
Estoy implementando un sumador simple que se realiza en VHDL en una placa BASYS2.
Este es el siguiente código:
entity adder is
port (
a, b : in std_logic_vector(3 downto 0);
sum : out std_logic_vector(3 downto...
Así que tengo una placa Nexys2 500K que funciona cuando estoy conectado 'directamente al sistema operativo', cuando ejecuto Win7. Sin embargo, como uso Mac OS X (10.8.2) principalmente, no quiero reiniciar mi PC solo para usar la placa por un mo...
Tengo un FPGA Spartan3E 250K. Tengo un bloque de puerto de doble falta de coincidencia implementado. Según mis cálculos, hacer una memoria RAM de 8Kbytes debería ser posible. Sin embargo, ISE cambiará la RAM de mi bloque a una RAM distribuida (s...
He desarrollado algo de IP con Xilinx ISE, y esto requería algunas restricciones de ruta de varios ciclos en el archivo UCF:
NET "lowlat_result<0>" TPTHRU = "through_lowlat_result";
# ....
NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIO...
Las versiones anteriores de Xilinx ISE suite tenían la herramienta XPower que tenía la opción -tb para simular el uso de energía basado en el tiempo de un FPGA mediante un archivo de entrada .vcd como este:
xpwr design.ncd -v -s design...
Estoy intentando construir un programa en C ++ que realice todos los pasos necesarios para generar un archivo de bits utilizando la cadena de herramientas ISE (14.7). Genero el archivo de registro de la línea de comandos para mi proyecto e inten...
Estoy experimentando errores fatales al sintetizar mi diseño con Xilinx XST 14.7 y la opción -opt_mode establecida en area . Con -opt_mode establecido en speed funciona bien y la síntesis finaliza correctamente.
El...
Una de las señales que he rastreado en ISim es un bus de 16 bits. ¿Cómo encuentro todos los puntos de tiempo cuando su nivel se convirtió en un valor dado?
La ejecución de la simulación lleva varias horas, y no sé de antemano qué valores busc...