Quiero implementar un flip-flop J-K sensible al nivel en modo estructural usando un pestillo R-S. Este es mi código:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ff_jk_m is
Port ( J : in STD_LOGIC;
K : in STD_LOGIC;
clk :...
Tengo la siguiente entidad que controla un LED de 4 dígitos de 7 segmentos:
entity mainLED is
port(
clk, reset: in std_logic;
tx: out std_logic;
start_cmd: in std_logic; -- signal to start
LED0: in std_logic_vector(3 downto 0);
LED...
He generado el archivo de flujo de bits para mi dispositivo, ¿qué pasos debo seguir para compilar el archivo .ACE con el que podría actualizar mi dispositivo?
Estoy usando Xilinx ISE 10.1 con Virtex2 a través de una interfaz VME
Estoy realizando los primeros pasos en VHDL e ISE (de Xilinx).
He intentado crear un simple 16bit - > Convertidor de 32 bits.
El convertidor recibe un complemento a 2 números (16 bits, por lo que es 1 bit para signo y 15 bits para número d...
Quiero medir aproximadamente la frecuencia de trabajo de un componente combinatorio. Para hacer esto, utilizo mi implementación de la cadena de escaneo para envolver mi sumador de ondulación. Este es mi código:
--Ripple carry wrapped using sca...